看一看：超深亚微米设计中串扰的影响及避免

在超深亚微米阶段（0．18μm以下），如何保证信号的完全越来越重要，而由信号完全性引发的逻辑和时序问题，常使芯片不能实现时序的正确收敛，或在测试进程中不能正常工作。串扰就是最多见的信号完全性问题。当两个或两个以上的布线路径存在1定距离并呈并行散布时，彼此之间就存在把脉冲从1个节点传到另外1个节点的耦合电容（Coupling Capacitance），串扰由此而来。随着每次超深亚微米（Ultra Deep Sub Micron，UDSM）新工艺技术的出现，特性尺寸、线宽和线间距都将进1步缩小，设计人员都想在裸片保持不变的情况下，把更多功能挤进片上系统中宅基地征收补偿标准，这无疑将大大增加布线的复杂度，使得线路更加拥堵。由于金属阻抗与其宽度成反比，为寻求更小的阻抗，金属线的厚度不断地增加，层数也不断增加，且金属线的长度比以往更长。这类趋势导致金属之间的交叉耦合电容增加。另外，由于芯片上叠加了更多的金属层，高金属层与基底层之间的距离加大，从而减小了对地的电容量，从而使金属线之间交叉耦合电容的比重不断上升，串扰效应对复杂数字电路的影响也越来越大。1　串扰效应（Crosstalk Effect）图1所示电路包括了3个信号网（A，B，C），它们间通过电容C1，C2耦合。为了便于说明，先定义“攻击”网（Aggressor）和“受害”网（Victim）：由于本身的逻辑电平产生变化，通过电容耦合而对其他信号产生影响的信号网称为“攻击”网。遭到影响而导致本身逻辑电平产生异常的信号网称为“受害”网。如果1个“攻击”节网信号产生变化，可导致邻近的“受害”网瞬态显现1个异常的逻辑值，即噪声。对每个信号网来说，可能存在多个攻击信号网，电路分析时，如果将各个攻击网都考虑进去，则一定要消耗大量的时间和计算资源。因此，通常串扰分析工具将各个攻击网的噪声峰值统加起来后，再利用到受害网（对受害网来说，这属于最坏情况）。当串扰产生的噪声传输到1个锁存器（触发器、寄存器）的输入，会引发逻辑的异常改变而导致逻辑运算出错。但串扰产生的噪声1般不成为问题。通过分析各个单元的噪声传输模型，可使必须要有额外间距的串扰敏感网络的数量减少。噪声传输模型在输入波形的基础上定义了输出波形的峰值与宽度，如果输入波形的峰值和宽度小于分析所肯定的门限值，那么，噪声就没法通过该单元。根据攻击网和受害网的信号传输方向，串扰对时延的影响可分为以下两种：（1）2者传输方向相反，会导致受害网时延增加。（2）2者传输方向相同，会导致受害网时延减少。串扰对时序的影响，将导致高速芯片不能以最快速度工作。由于“受害”网的时序是通过门电路的时延、相互连接的延迟和相邻网的状态决定的，因此，由串扰产生的时序问题奥妙而复杂。每个周期都存在延迟，而不单单是互连引发的延迟，这些延迟的变化会造成时序没法收敛。要准确说明串扰对延迟的影响，设计人员需要特殊技术来处理UDSM设计中的大量寄生数据，如攻击信号和受害信号之间复杂的时序和逻辑关系等。分析串扰引发的延迟首先从确认潜伏受害信号网络开始。通太高级互连分析技术，串扰分析工具可对设计进行分析，找出干扰噪声超过规定限度的网络。接着土地被强行征收怎么办，计算每个受害网络的典型延迟，同时，所有可能的攻击网络保持静止状态；然后，串扰分析工具将攻击网络的方向转换为与受害网络相反，计算出受害网络最大延迟增加量，最后再将攻击网方向转换为与受害网相同，计算最大延迟减少量。2　串扰避免（Crosstalk Avoidance）串扰分析终了后，就需要对其进行处理，典型的方法包括加入缓冲、重新设计单元、对受害网重新进行布线。1般情况下不采取插入缓冲器的方法，由于它会引入额外的时延，可能会在关键路径（最大或最小时延路径）引发时序毛病，而且它还会增加总的芯片功率；重新布线，简单讲就是将金属线从1处移至另外1处，这样就可以够将经分析已知的串扰问题解决，但是由于金属线的移动，可能会在别处产生新的串扰问题及关键路径；重新设计单元是最为有效的方法，由于被替换的单元对全部版图设计来讲，唯1局部的影响，在与周围的单元连接时，只需要对准各个信号接口即可。目前，布线后再进行串扰分析的做法已没法满足设计要求。从复杂的布局到具体的布线，都要求在设计的各个阶段展开信号完全性分析。设计工程师使用不同工具时应全面考虑信号完全性、时序、功率和芯片面积等问题。当出现串扰问题时，这些工具必须能肯定解决串扰问题的自动化设计方法，同时不影响其它设计参数。2．1　整体布局任何解决串扰问题的有效方法都包括对串扰的预测，从而在设计的初期就注意减少串扰的产生。对那些没法避免串扰的线路要进行修改，尽量减少串扰。在整体布局阶段，通过串扰敏感静态时序分资讯分类行业动态帮助文档展会专题报道5金人物商家文章